IT之家 5 月 8 日新闻
，科技媒体 Wccftech 昨日（5 月 7 日）颁布博文
，报路称为突破 10nm 以下造程微缩瓶颈
，三星与 SK 海力士两大巨头正研发下一代 DRAM 造作工艺
，抢夺行业主导权
。

IT之家援引博文介绍
，分歧于处置器
，DRAM 内存芯片必须依附电容器存储数据
。随着造程节点不休缩
。ㄈ 10nm 以下的 1c 节点）
，电容器的尺寸难以持续缩减
，晶体管间距缩幼也增长了短路风险
。

为了让密度进一步提升
，行业正转向 3D DRAM
，将传统 2D 平面分列的 DRAM 单元改为垂直或立体堆叠架构的内存技术
。其道理类似 3D NAND 闪存
，通过扭转晶体管分列方向（如水平搁置）或垂直堆叠
，在缩幼造程时维持电容器容量
。

不外在技术实现方面
，三星和 SK 海力士已分化出分歧发展路线
。

三星方面打算推广 GAAFET 工艺
。在处置器造作中
，GAAFET 通过栅极包裹沟路来提升电流节造力；但在 DRAM 中
，三星必须将 GAAFET 晶体管与电容器整合在统一单元内
。为此
，三星思考借鉴 NAND 闪存的设计
，把掌管读写操作的节造电路置于存储阵列下方
。

而 SK 海力士选择了 4F2 架构
。该规划将晶体管垂直堆叠
，同样用栅极资料包裹晶体管
，而接管电容数据的组件则置于晶体管柱下方
。这种结构与 GAAFET 有类似之处
，但空间布局逻辑截然分歧
。

该媒体指出两大巨头路线分化
，主题指标一致：率先实现技术量产
，推动自家规划成为下一代 DRAM 的行业尺度
。谁能率先跑通工艺并提升良率
，谁就能在 AI 时期的内存市场占据主导
。

TSMC 2nm 芯片示意图