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昨日行业汇报更新行业政策今年秋季，麒麟芯片将初次落地＂逻辑折叠＂，很欣喜为您解答这个问题，让我来助您具体注明一下:官方服务专线，支持多品牌报建

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本周行业汇报颁布新动态今年秋季，麒麟芯片将初次落地＂逻辑折叠＂，很欣喜为您解答这个问题，让我来助您具体注明一下:售后服务维建中心电话，支持多渠路服务

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售后服务上门服务电话，智能分配单据：今年秋季，麒麟芯片将初次落地＂逻辑折叠＂

在无法获得最先进EUV光刻机（极紫表光刻机）、先进造程工艺受限的布景下，中国半导体产业始终面对一个现实问题：若是不能持续沿着传统先进造程路线急剧迭代，芯片机能该若何提升？

5月25日，在上海进行的2026国际电路与系统钻研会（ISCAS 2026）上，华为董事、半导体业务部总裁何庭波给出了新的答案，并正式提出半导体领域全新演进理想——“韬（τ）定律”，引颁发界宽泛会商。

该定律的主题，是以“功夫缩微”代替“几何缩微”：不再单纯依赖晶体管尺寸不休缩幼，而是通过逻辑折叠等创新技术，持续压缩信号传布时延，提升系统整体效能。这意味着，华为试图通过另一条技术蹊径，在不依赖最先进EUV工艺的情况下，追赶全球先进造程演进速度。

当日下午，中国科学院科技论文预颁布平台还颁布了一篇何庭波的论文，披露了“逻辑折叠”、“功夫缩微”等主题技术细节以及“韬（τ）定律”到底是什么、它与摩尔定律有什么分歧、技术短板在哪里等诸多表界关注的问题。

一问：什么是“韬（τ）定律”？

从前半个世纪，摩尔定律的“几何缩微”推动了半导体行业的发展。如今这一行业发展范式已然失效：单纯的尺寸缩幼带来的技术盈利趋于枯竭，先进造程芯片的单颗设计成本突破十亿美元。

若何逾越传统工艺蹊径的局限？何庭波在5月25日提交的论文中具体介绍了“韬（τ）定律”。单一来说，芯片较量不再看谁“做得幼”，而是看谁让信号“跑得快”。这一转变在AI时期尤为火急。AI算力集群的规模持续扩张，从单芯片、数十芯片集群升级至数万芯片的超大规模集群。然而，现代AI系统的能耗与成本瓶颈，主题已不在算力推算，而在于数据传输。数据显示，大型AI集群超80%的能耗用于数据迁徙，超70%的系统成本投入数据存储。这意味着，缩减芯片间、机架内、封装内的数据传输耗时，与降低推算耗时一致重要。

“从前六年，华为半导体团队针对该问题，在移动SoC、AI加快器、系统架构、芯片封装等领域进行大量验证。钻研结论批注，行业突破的关键不在于迭代新造程节点、改革晶体管架构，而在于更换主题优化指标。将来十年电子系统的迭代升级，将不再依附几何缩放，而是以功夫缩放为主题——系统性缩减全推算栈各层级的特点功夫常数τ。”

她在论文中进一步提出：摩尔定律的性质从来不是几何尺寸迭代，而是功夫损耗的缩减。“更幼的晶体管，主题优势是开关速度更快；更密集的互连，优势是信号传输距离更短；更高的集成度，优势是数据跨？榻换ジ。因而，应将功夫自身作为主题衡量指标。”她以为，晶体管、电路、芯片、系统各层级，均可界说专属特点功夫常数τ，将来芯片优化的主题指标，该当是全局τ的缩减，换句话说：几何缩放不再是主张，而只是缩减τ的一种技术伎俩。

二问：“逻辑折叠”是怎么做到的？

在物理学中，τ通常代表功夫常数。既然不能把晶体管做得无限幼，那么另一个思路，就是尽可能缩短信号在晶体管之间所亏损的功夫。怎么缩短？华为给出的答案是“逻辑折叠”。

在何庭波提交的论文中，提到芯片在速度机能方面获得的相当一部门收益，并不是通过新的光刻工艺步骤获得的，而是通过在三维空间中对逻辑散布进行拓扑重组实现的，且该方向可持续。

若是将芯片比做是一张画满迷宫的A4纸，正本信号要从纸的最左边跑到最右边，必要逾越很长的物理距离。那么将纸折叠起来，那些正本隔得很远的关键？樵谖锢砭嗬肷媳涞酶。也就是说，逻辑折叠技术能够理解为正本单层的二维芯片，造成双层甚至多层的三维结构。

从表表上看，“韬（τ）定律”中的“逻辑折叠”容易让人遐想到近年来盛行的Chiplet（芯粒）架构或3D堆叠技术。例如，当单颗大芯片的良率、面积和成本难以持续优化时，能够将其拆分成多个职能？，再通过先进封装技术，像搭乐高一样在三维空间里堆叠起来，以此提升整体机能。近年来，蕴含英伟达、AMD、苹果以及台积电在内的国际厂商，都在逐步将竞争重点从单纯“拼造程”，转向系统级优化、先进封装、Chiplet、软硬件协同以及数据互连效能。

但现实上，华为“韬（τ）定律”并不是3D堆叠，据悉，其在芯片设计之初就选取一体化的设计，不是一层层的堆叠。

品利基金半导体产业投资经理陈启对《逐日经济新闻》记者暗示：“先进工艺注定是将来要持续钻营的，晶体管密度摆在那里，不成能齐全靠设计优化就把工艺差距抹平。但在表部前提受限的情况下，华为必要通过芯片内部的持续优化，提高整体机能。”

“当前整个行业其实都在推动类似方向，好比台积电近年来持续强调DTCO（设计—工艺协同优化）理想。尤其在3纳米之后，工艺自身带来的机能提升已经不像从前那样显著，越来越多机能增益来自架构优化、系统级协同设计。某种水平上说，华为是把这条技术路线做到了更极致。”陈启说路。

三问：华为追赶台积电还有多远？

若是说，“韬（τ）定律”回覆的是“若何不依赖先进造程持续提升芯片机能”，那么另一个备受关注的问题是，这一路线到底能在多大水平上缩幼与全球先进工艺之间的差距？

目前，全球先进造程的主导者依然是台积电。凭据其公开路线图：7纳米工艺2018年量产；5纳米工艺2020年量产；3纳米工艺2022年进入量产；2纳米（N2）2025年下半年量产；A14（业内通常视为1.4纳米级工艺）预计2028年量产。

相比之下，华为目前公开已知、经过市场验证的先进芯片造作能力，仍重要停顿在7纳米级别。这意味着，目前双方在造作工艺、量产能力、良率节造以及成本节造方面，仍存在显著差距。

不外，“韬（τ）定律”并没有停顿在理论层面，何庭波在演讲中泄漏：基于“韬（τ）定律”，华为在从前6年的实际中已成功设计和量产了381款芯片。从前几年，华为先后推出了鲲鹏、麒麟、昇腾等系列主题芯片，而今年秋季颁布的麒麟芯片将是逻辑折叠的初次贸易化落地。

何庭波在论文中披露了具体的实测数据：“晶体管密度：单代产品从155百万晶体管/平方毫米提升至238百万晶体管/平方毫米，等效超过传统几何缩放3年的迭代进度；机能功耗方面：SoC（片上系统）机能主题能效比提升41%，最高主频提升近13%。”

她坦言：“麒麟2026搭载的逻辑折叠技术为守旧版落处所案，仅针对主题关键蹊径做部门折叠优化，未实现全芯片覆盖。但即便如此，产品CPU（中央处置器）机能主题主频仍回升至3.1GHz。预计到2031年，基于该定律的高端芯片晶体管密度将达到1.4纳米造程的一致水平。”

瞻望将来十年，她介绍称，逻辑折叠将从部门关键蹊径折叠，迭代为三层、四层及以上的全尺寸多层折叠架构。预计2026年—2035年，晶体管密度将突破400百万晶体管/平方毫米，麒麟系列CPU主题主频有望突破4GHz。

四问：“韬（τ）定律”现存哪些技术挑战与待解难题？

即便华为已经给出了清澈的技术路线图，这条蹊径能否真正形成规；的芰，依然存在大量待解问题。何庭波在论文中也坦言：技术突破无法依附单一企业独立突破。“工具链、行业尺度、基准测试、器件物理、产业经济模型等均必要全行业协同创新。”

论文中具体列举了几个难点。首先是工具链与设计步骤论缺失。现有电子设计自动化（EDA）工具适配传统平面芯片设计，全尺寸逻辑折叠技术必要全新工具链；晶圆间工艺误差问题。逻辑折叠技术选取多晶圆堆叠键合，分歧批次、甚至分歧工艺节点的晶圆存在阈值电压、驱动电流、互连RC参数误差，且误差幅度弘远于单晶圆内部误差，对时钟散布、维持功夫裕杜装响显著；能耗约束问题。τ缩放是功夫维杜着化准则，并非能耗约束准则。芯片速度提升10倍的同时，功耗可能同步提升10倍，超出电网供电承载上限，因而τ缩放必须配套能耗优化系统。

但将来若是“功夫缩微”路线可能被持续验证，那么行业对于先进工艺节点的依赖水平，可能会有所降落。芯片企业的竞争重点，也可能从单纯钻营最先进造程，逐步转向“成熟工艺+系统级创新”的综合能力竞争。对于中国半导体产业而言，“韬（τ）定律”的意思或许并不仅仅是一项具体技术。它是在先进造程受限布景下，中国企业对“后摩尔时期”提出的一种新索求蹊径。就像何庭波在论文中写路：“相较于产品迭代，τ缩放的主题价值在于步骤论改革。”

今日行业协会传递最新钻研成就今年秋季，麒麟芯片将初次落地＂逻辑折叠＂

在无法获得最先进EUV光刻机（极紫表光刻机）、先进造程工艺受限的布景下，中国半导体产业始终面对一个现实问题：若是不能持续沿着传统先进造程路线急剧迭代，芯片机能该若何提升？

5月25日，在上海进行的2026国际电路与系统钻研会（ISCAS 2026）上，华为董事、半导体业务部总裁何庭波给出了新的答案，并正式提出半导体领域全新演进理想——“韬（τ）定律”，引颁发界宽泛会商。

该定律的主题，是以“功夫缩微”代替“几何缩微”：不再单纯依赖晶体管尺寸不休缩幼，而是通过逻辑折叠等创新技术，持续压缩信号传布时延，提升系统整体效能。这意味着，华为试图通过另一条技术蹊径，在不依赖最先进EUV工艺的情况下，追赶全球先进造程演进速度。

当日下午，中国科学院科技论文预颁布平台还颁布了一篇何庭波的论文，披露了“逻辑折叠”、“功夫缩微”等主题技术细节以及“韬（τ）定律”到底是什么、它与摩尔定律有什么分歧、技术短板在哪里等诸多表界关注的问题。

一问：什么是“韬（τ）定律”？

从前半个世纪，摩尔定律的“几何缩微”推动了半导体行业的发展。如今这一行业发展范式已然失效：单纯的尺寸缩幼带来的技术盈利趋于枯竭，先进造程芯片的单颗设计成本突破十亿美元。

若何逾越传统工艺蹊径的局限？何庭波在5月25日提交的论文中具体介绍了“韬（τ）定律”。单一来说，芯片较量不再看谁“做得幼”，而是看谁让信号“跑得快”。这一转变在AI时期尤为火急。AI算力集群的规模持续扩张，从单芯片、数十芯片集群升级至数万芯片的超大规模集群。然而，现代AI系统的能耗与成本瓶颈，主题已不在算力推算，而在于数据传输。数据显示，大型AI集群超80%的能耗用于数据迁徙，超70%的系统成本投入数据存储。这意味着，缩减芯片间、机架内、封装内的数据传输耗时，与降低推算耗时一致重要。

“从前六年，华为半导体团队针对该问题，在移动SoC、AI加快器、系统架构、芯片封装等领域进行大量验证。钻研结论批注，行业突破的关键不在于迭代新造程节点、改革晶体管架构，而在于更换主题优化指标。将来十年电子系统的迭代升级，将不再依附几何缩放，而是以功夫缩放为主题——系统性缩减全推算栈各层级的特点功夫常数τ。”

她在论文中进一步提出：摩尔定律的性质从来不是几何尺寸迭代，而是功夫损耗的缩减。“更幼的晶体管，主题优势是开关速度更快；更密集的互连，优势是信号传输距离更短；更高的集成度，优势是数据跨？榻换ジ。因而，应将功夫自身作为主题衡量指标。”她以为，晶体管、电路、芯片、系统各层级，均可界说专属特点功夫常数τ，将来芯片优化的主题指标，该当是全局τ的缩减，换句话说：几何缩放不再是主张，而只是缩减τ的一种技术伎俩。

二问：“逻辑折叠”是怎么做到的？

在物理学中，τ通常代表功夫常数。既然不能把晶体管做得无限幼，那么另一个思路，就是尽可能缩短信号在晶体管之间所亏损的功夫。怎么缩短？华为给出的答案是“逻辑折叠”。

在何庭波提交的论文中，提到芯片在速度机能方面获得的相当一部门收益，并不是通过新的光刻工艺步骤获得的，而是通过在三维空间中对逻辑散布进行拓扑重组实现的，且该方向可持续。

若是将芯片比做是一张画满迷宫的A4纸，正本信号要从纸的最左边跑到最右边，必要逾越很长的物理距离。那么将纸折叠起来，那些正本隔得很远的关键？樵谖锢砭嗬肷媳涞酶。也就是说，逻辑折叠技术能够理解为正本单层的二维芯片，造成双层甚至多层的三维结构。

从表表上看，“韬（τ）定律”中的“逻辑折叠”容易让人遐想到近年来盛行的Chiplet（芯粒）架构或3D堆叠技术。例如，当单颗大芯片的良率、面积和成本难以持续优化时，能够将其拆分成多个职能？，再通过先进封装技术，像搭乐高一样在三维空间里堆叠起来，以此提升整体机能。近年来，蕴含英伟达、AMD、苹果以及台积电在内的国际厂商，都在逐步将竞争重点从单纯“拼造程”，转向系统级优化、先进封装、Chiplet、软硬件协同以及数据互连效能。

但现实上，华为“韬（τ）定律”并不是3D堆叠，据悉，其在芯片设计之初就选取一体化的设计，不是一层层的堆叠。

品利基金半导体产业投资经理陈启对《逐日经济新闻》记者暗示：“先进工艺注定是将来要持续钻营的，晶体管密度摆在那里，不成能齐全靠设计优化就把工艺差距抹平。但在表部前提受限的情况下，华为必要通过芯片内部的持续优化，提高整体机能。”

“当前整个行业其实都在推动类似方向，好比台积电近年来持续强调DTCO（设计—工艺协同优化）理想。尤其在3纳米之后，工艺自身带来的机能提升已经不像从前那样显著，越来越多机能增益来自架构优化、系统级协同设计。某种水平上说，华为是把这条技术路线做到了更极致。”陈启说路。

三问：华为追赶台积电还有多远？

若是说，“韬（τ）定律”回覆的是“若何不依赖先进造程持续提升芯片机能”，那么另一个备受关注的问题是，这一路线到底能在多大水平上缩幼与全球先进工艺之间的差距？

目前，全球先进造程的主导者依然是台积电。凭据其公开路线图：7纳米工艺2018年量产；5纳米工艺2020年量产；3纳米工艺2022年进入量产；2纳米（N2）2025年下半年量产；A14（业内通常视为1.4纳米级工艺）预计2028年量产。

相比之下，华为目前公开已知、经过市场验证的先进芯片造作能力，仍重要停顿在7纳米级别。这意味着，目前双方在造作工艺、量产能力、良率节造以及成本节造方面，仍存在显著差距。

不外，“韬（τ）定律”并没有停顿在理论层面，何庭波在演讲中泄漏：基于“韬（τ）定律”，华为在从前6年的实际中已成功设计和量产了381款芯片。从前几年，华为先后推出了鲲鹏、麒麟、昇腾等系列主题芯片，而今年秋季颁布的麒麟芯片将是逻辑折叠的初次贸易化落地。

何庭波在论文中披露了具体的实测数据：“晶体管密度：单代产品从155百万晶体管/平方毫米提升至238百万晶体管/平方毫米，等效超过传统几何缩放3年的迭代进度；机能功耗方面：SoC（片上系统）机能主题能效比提升41%，最高主频提升近13%。”

她坦言：“麒麟2026搭载的逻辑折叠技术为守旧版落处所案，仅针对主题关键蹊径做部门折叠优化，未实现全芯片覆盖。但即便如此，产品CPU（中央处置器）机能主题主频仍回升至3.1GHz。预计到2031年，基于该定律的高端芯片晶体管密度将达到1.4纳米造程的一致水平。”

瞻望将来十年，她介绍称，逻辑折叠将从部门关键蹊径折叠，迭代为三层、四层及以上的全尺寸多层折叠架构。预计2026年—2035年，晶体管密度将突破400百万晶体管/平方毫米，麒麟系列CPU主题主频有望突破4GHz。

四问：“韬（τ）定律”现存哪些技术挑战与待解难题？

即便华为已经给出了清澈的技术路线图，这条蹊径能否真正形成规；的芰，依然存在大量待解问题。何庭波在论文中也坦言：技术突破无法依附单一企业独立突破。“工具链、行业尺度、基准测试、器件物理、产业经济模型等均必要全行业协同创新。”

论文中具体列举了几个难点。首先是工具链与设计步骤论缺失。现有电子设计自动化（EDA）工具适配传统平面芯片设计，全尺寸逻辑折叠技术必要全新工具链；晶圆间工艺误差问题。逻辑折叠技术选取多晶圆堆叠键合，分歧批次、甚至分歧工艺节点的晶圆存在阈值电压、驱动电流、互连RC参数误差，且误差幅度弘远于单晶圆内部误差，对时钟散布、维持功夫裕杜装响显著；能耗约束问题。τ缩放是功夫维杜着化准则，并非能耗约束准则。芯片速度提升10倍的同时，功耗可能同步提升10倍，超出电网供电承载上限，因而τ缩放必须配套能耗优化系统。

但将来若是“功夫缩微”路线可能被持续验证，那么行业对于先进工艺节点的依赖水平，可能会有所降落。芯片企业的竞争重点，也可能从单纯钻营最先进造程，逐步转向“成熟工艺+系统级创新”的综合能力竞争。对于中国半导体产业而言，“韬（τ）定律”的意思或许并不仅仅是一项具体技术。它是在先进造程受限布景下，中国企业对“后摩尔时期”提出的一种新索求蹊径。就像何庭波在论文中写路：“相较于产品迭代，τ缩放的主题价值在于步骤论改革。”

它是毛囊和毛囊周围的细菌习染。从上面界说能够看出来，它的病变地位在皮肤的毛囊和毛囊周围，引起病变的根基成分是细菌造成的习染。

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