起源：多地雷雨大风 这些机场出行需注意作者： 张威辰：

从智能体到韬定律，集微EDAIP工业软件论坛解码AI时期EDA破局之路

5月27-29日，第十届集微大会在上海张江科学会堂隆重进行。作为大会主题议程，集微EDA IP工业软件论坛于29日重磅启幕，汇聚全球EDA、IP、工业软件领域领军企业与顶尖专家，紧扣“AI 重构将来、生态协同致远”主题，聚焦智能体AI、先进封装、造作良率、边缘算力、量子EDA等产业焦点，共探技术突破蹊径、共商生态协同方略，为中国半导体高质量发展注入主题动能。

恰逢华为韬（τ）定律（τ=RC，功夫常数）引刊行业热议，后摩尔时期芯片设计正从“缩尺寸”转向“缩功夫”，互连RC延长成为决定机能、功耗与时序收敛的主题变量，为国产EDA突破技术瓶颈、构筑差距化竞争力指了然全新方向。从智能体AI重塑设计流程，到造作端DTCO与良率治理智能化，再到高速互联与边缘NPU构筑算力底座，事实上中国EDA/IP产业链正以符合韬定律所指出的系统级协同创新为引擎，加快迈向自主可控与全球竞争的新阶段。

本次论坛大咖云集、阵容鼎盛，不仅有新思科技、Ceva等国际企业带来前沿视野，更集结华大九天、合见工软、东方晶源、安谋科技、广立微、全芯智造、牛芯半导体、芯和半导体、行芯科技、上海立芯、硅芯科技等国内头部企业，以及香港中文大学、FIA大学等高校与科研机构专家，全方位出现AI时期EDA/IP领域的技术改革与产业实际。

AI重塑设计范式，智能体与全流程工具重构芯片开发新生态

AI技术正深度渗入芯片设计全流程，推动设计效能、出产力与创新天堑逾越式升级，从辅助工具演变为芯片设计的“智能共驾”，智能体（Agentic AI）使能全流程自主决策与协同优化。从RTL天生到物理实现，AI驱动的设计范式将出产力提升一个数量级，大幅缩短上市周期。

论坛在华芯巨数首席执行官李晓慧支持下开启，多家企业展示了AI与EDA深度融合的最新成就。

主持人华芯巨数首席执行官李晓慧

新思科技高级资深利用工程师李隆系统论述了智能体AI（Agentic AI）若何应对芯片设计复杂度激增、周期缩短与人才欠缺三重挑战。其AgentEngineer框架将AI能力从L1辅助演进至L5决策，覆盖架构规范、RTL天生、验证、调试到物理实现全流程，实现10倍出产力提升与50%上市功夫缩短，推动芯片开发从传统迭代向持续优化与创新驱动转型。

新思科技高级资深利用工程师李隆

华大九天高级总监余涵则聚焦量子科技战术赛路，依附国内唯一贯通射频微波全流程的Aether MW平台，打造了面向中幼规模量子芯片的Q-EDA全流程系统，已覆盖当前QDA工具链70%的需要，并结合AI驱动的自动布局布线与2.5D/3DIC解决规划，为百万比特级通用量子推算机奠定设计基础。

华大九天高级总监余涵

最近华为提出的“韬（τ）定律”强势刷屏，行芯科技市场销售高级总监任旭萦绕“韬（τ）定律”（τ=RC）提出τ-Aware Signoff理想，将寄生参数提取、电迁徙压降与光学邻近建改视为“功夫、能量、几何”三维保真度的平前进化。针对3DIC LogicFolding带来的跨芯片寄生耦合、热效应、供电噪声、多物理场交互等严格挑战，行芯推出GloryEX、GloryGrid等一站式签核工具，已成功助力国内首颗纯国产先进工艺3DIC芯片流片。

行芯科技市场销售高级总监任旭

香港中文大学余备教授从学术视角分解先进工艺下EDA推算资源面对的精度、规模、速度三重压力。他以概伦电子NanoSpice Pro X的万核并行SRAM K库仿真、DREAMPlace布局深度进建的40倍GPU加快、开源OpenILT的CUDA散布式推算光刻为例，论证了CPU+GPU/NPU异构并杏注云弹性与AI智能调度是破解推算瓶颈的关键蹊径，推动EDA与高机能推算双向赋能。

香港中文大学余备教授

硅芯科技高级产品研发工程师吴明辉指出后摩尔时期先进造程面对成本指数级增长、良率断崖式着落、算力增长无法满足需要的三重；，2.5D/3D Chiplet堆叠技术成为突破成本、机能与海表关闭困局的最优解，但也带来了异质异构集成、多物理场耦合、多芯片测试验证等全新挑战，传统EDA工具已无法适配。公司推出3Sheng Integration Platform新一代先进封装EDA+平台，覆盖架构设计、物理实现、多物理场仿真、多芯片DFT与验证全流程，已在超异构推算、硅光AI Chiplet等项目中实现落地。

硅芯科技高级产品研发工程师吴明辉

造作EDA与良率治理迈向智能化，DTCO驱动工艺极限突破

造作端EDA是国产化最幽微的环节，也是先进工艺良率爬坡的“性命线”。通过AI赋能推算光刻、器件建模与缺点分析，设计与工艺协同优化（DTCO）正成为突破物理极限、提升国产芯片竞争力的主题蹊径。

东方晶源副总裁丁明指出，先进节点中Patterning有关的系吐浼率损失已超过随机缺点，传统人为+规定模式难以为继。公司提出HPO设计造作协同优化理想，构建全球唯一的软硬件结合产品矩阵，蕴含PanGen Total Mask系列推算光刻工具（DMC/PHD/vPWQ/RUI）、多款国内首台12英寸量检测设备及YieldBook AI良率治理平台，实现从设计到刻蚀的全流程坏点提前发现与建复，DMC的AI概括预测精度超99%且速度为传统OPC的100倍。

东方晶源副总裁丁明

广立微技术市场总监张克非强调登纳德缩放定律失效后，DTCO成为先进工艺下提升PPA的主题伎俩，对国内芯片设计公司尤为关键。公司提供OnChipTSK、CAPMM、RO IP等高效测试结构，以及覆盖CMP建模、图形检测、智能填充、AI风险预测的DFM产品矩阵，结合DE-YMS/YAD良率分析与诊断平台，将根因定位功夫缩短80%，在国内逻辑工艺良率提升市场市占率达95%。

广立微技术市场总监张克非

全芯智造副总裁孟晓东指出造作EDA是国产化率不及10%的最稀缺环节。公司作为国内唯一覆盖造作EDA全流程的企业，依附自建算力集群与半导体数据湖，打造垂直大模型中台与LithoChat AI Agent，在推算光刻、器件建模、良率管控、DTCO四大场景实现对标国际厂商的全栈代替，已支持先进工艺流片，并规划适配国产EUV与新资料设备。

全芯智造副总裁孟晓东

上海立芯资深副总杨晓剑指出国产先进工艺造程物理实现方面面对着工艺颠簸（PVT）、多重曝光（DPT/MPT）、良率和可造作性（DFM）以及寄生效应电迁徙（EM）越发显著等多重挑战。公司大规模全流程数字设计平台LeDI，整合LeSyn物理综合、LePlan智能布图规划与LeAPR自动布局布线三大主题工具，高效处置千万级事俘设计，通过PDK-DTCO全流程协同与机械进建优化，实现对先进工艺下PVT、多重曝光、DFM等挑战的系统性突破。

上海立芯资深副总杨晓剑

IP、NPU与高速互联筑底AI生态，“运力”与算力协同进化

AI基础设施正从单芯片算力竞争转向机架级、集群级系统协同，互连机能这一“运力”成为开释算力的关键瓶颈。国产高速互联IP、专用NPU与系统级仿真平台共同构筑起自主AI生态的坚实底座。

面向AI基础设施从单芯片向机架级、集群级系统扩大的趋向，IP、NPU及高速互联技术的创新成为论坛又一关键议题。

FIA大学教授、MultiCortex首创人、国际分析师Alessandro(Cabelo) de Oliveira Faria指出当前软硬件适配不合理、算力能耗高、能源与水资源亏损压力大，需寻找新的技术缺口。他从软硬件接口优化角度，详解SIMD从MMX到AVX-512/Intel AMX的演进，AMX可实现20倍机能提升，并通过OpenCV指令配置、CUDA算力匹配别离带来1500%、3300%的机能加快，同使毓示oneAPI/SYCL实现跨厂商架构兼容及联国推理等前沿实际。

FIA大学教授、MultiCortex首创人、国际分析师Alessandro(Cabelo)deOliveira Faria

随着AI已从感知、天生阶段进入智能体时期，智能体工作负载出现云边协同态势，边端侧LLM推理占比降至25%，工作编排、向量检索与多模态处置占比显著提升，2025年NPU已占据边缘推理芯片超60%的市场份额，同时边端侧NPU面对精杜纂效能博弈、内存墙与带宽瓶颈、异构推算多核协同调度三大主题挑战。

安谋科技高级产品经理叶斌聚焦边端侧大模型“下沉”趋向，介绍公司专为大模型而生的周易NPU X3，单Cluster算力达8-160 TFLOPS，支持INT4/FP4至FP16全精度，建设硬件级多工作调度器与Compass AI软件平台，R2版本W4A8/W4A16算力最高提升2倍，已在智能座舱、边缘AI服务器等场景落地。

安谋科技高级产品经理叶斌

Ceva FAE Phillipe Guo具体介绍了公司的NeuPro-Nano NPU，专为MCU边缘AI设计，选取单核可编程架构内置DSP，支持INT4/8/16及Transformer，功耗低于1W、算力覆盖10 GOPS至5 TOPS，共同NeuPro Studio SDK与Model Zoo，可急剧部署音频、语音、视觉等嵌入式AI利用。

Ceva FAE Phillipe Guo

牛芯半导体市场副总经理邬红缨直击“运力墙”瓶颈——算力年增1.5倍而内存/互联带宽仅增0.8/0.7倍，严重造约AI机能开释。中国作为全球最大数据市场，高速互联技术以来进口，自主可控需要火烧眉毛。公司作为少数同时提供高速互联IP授权与芯片定造服务的企业，占有DDR、SerDes、D2D等10大类百余种IP，率先在国产工艺突破112Gbps，并布局224Gbps PAM、HBM3/4、UCIe 32G等更高速技术。

牛芯半导体市场副总经理邬红缨

当前AI基础设施正从单芯片算力竞争转向机架级系统协同，超节点互联成为国产芯片机能突破的关键，同时也面对互联和谈繁芜、组网验证难度大等痛点。

芯和半导体市场副总裁仓巍指出AI算力需要增长远超摩尔定律供给，破局需通过Chiplet异构集成与超节点系吐浣级蹊径，但带来千安级供电、兆瓦级散热及光-电-热-磁-应力多物理场协同挑战，推动EDA从芯片级DTCO迈向系统级STCO协同设计。芯和推出从芯片到系统的全栈EDA平台，覆盖电/光互连建模、高速链路分析、电源齐全性与微流路散扰着化，并颁布XAI多智能体系统，助力产业链实现从单芯片到超节点的系统级协同设计与机能跃升，构建面向AI工厂的新一代EDA范式。

芯和半导体市场副总裁仓巍

合见工软业务与合作拓展总监牛锋则聚焦硬件仿真器在AI大算力芯片中的关键作用。面对超节点互联和谈繁芜、组网验证难度高档痛点，合见工软推出UVHS-2、UVHP全场景验证平台，结合自研SUE、ETH-X等IP+VIP规划，已结合中国信通院、腾讯成立ODCC AI网络结合尝试室并颁布测试汇报，并与燧原科技合作开发智算多卡组网规划，有效应对互联互通复杂、验证难度高、迭代快等难题，助力国产AI大算力芯片缩短研发周期、突破互联壁垒。

合见工软业务与合作拓展总监牛锋

从接口优化到智能设计，从先进封装到造作良率，从高速互联到量子EDA，论坛全面展示了中国EDA/IP产业链的创新实力与协同生态；岢龅摹拌海é樱┒伞痹谝到缫⒖矸喝纫，也标志取后摩尔时期芯片设计正从“缩尺寸”转向“缩功夫”，互连RC延长成为决定机能与能效的主题变量——这一趋向与本次论坛所探求的3DIC签核、时序优化、多物理场仿真等方向高度符合，也为国产EDA在先进工艺下的技术突破提供了全新理论支点。

与会企业与专家一致以为，AI时期的到来正从底子上重塑EDA/IP的竞争逻辑——从单点工具优化转向系统级协同设计，从人为经验驱动转向智能体自主决策。在国产代替与AI芯片复杂度攀升的双重海潮下，中国EDA/IP产业正迎来前所未有的战术机缘期。唯有对峙技术自主、生态协同、场景落地，能力持续突破技术关闭与产业瓶颈，共同打造自主可控、安全高效、引领全球的半导体产业新生态。